正在加载图示…
已停止 · 你的代码还没有运行。在你按“运行”之前，开发板运行的是板上已有的程序。
还没有输出。按“运行”。
尚未检查
运行代码来检查它。检查会在虚拟时钟上重放一段固定的脚本，所以同样的代码总是得到同样的结果。
每一种故障都会在模拟中真实发生。触发一个，观察图示，再读一读原因。
扮演外部世界：在代码运行时按下、滑动和转动这些零件。
SW7-SW0 点亮它们上方的 LED，LEDR8 显示 SW8 异或 SW9，按住 KEY0 时 LEDR9 点亮。按键按下时读到 0，所以设计要把它取反。
iynk 把你的 Verilog 当作行为模型来运行，按开发板时钟一个周期一个周期地执行。它不做综合、布局或布线：没有时序，也没有 LUT 数量。
| 引脚 | 连接到 | 作用 |
|---|---|---|
SW8 | FPGA 引脚 B14（SW[8]） | 异或门的输入 A |
KEY0 | U14 施密特缓冲器 → FPGA 引脚 B8（KEY[0]） | 按下时为 0 |
LEDR9 | FPGA 引脚 B11（LEDR[9]） | 按住 KEY0 时点亮 |
这块开发板能驱动的传感器和执行器，以及真实的接法。