Leçon 2 sur 5

Clignoter avec un compteur

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// Clignotement : compter les cycles d'horloge et inverser LD0 à chaque demi-période. module top #( parameter CLK_HZ = 100_000_000, // l'horloge de la carte : cycles par seconde parameter BLINK_HZ = 2 ) ( input clk, // W5 output reg [15:0] led ); // Cycles d'horloge dans un demi-clignotement. localparam HALF = CLK_HZ / (2 * BLINK_HZ); reg [31:0] count = 0; initial led = 16'b0; always @(posedge clk) begin if (count == HALF - 1) begin count <= 0; led[0] <= ~led[0]; // inverser LD0 if (led[0]) led[15:12] <= led[15:12] + 1; // LD0 va s'éteindre : un clignotement de plus end else begin count <= count + 1; end end endmodule

Arrêté · Votre code ne tourne pas encore. Tant que vous n'appuyez pas sur Lancer, la carte exécute le programme qu'elle contient déjà.

Rien d'affiché pour l'instant. Appuyez sur Lancer.

Un FPGA n'a pas de delay(). Pour faire clignoter LD0, on compte des cycles d'horloge : 100 millions d'entre eux font une seconde.

De la logique séquentielle avec always @(posedge clk)
Le temps en comptant, pas en attendant
Réglez la fréquence de clignotement avec une pastille

iynk exécute votre Verilog comme un modèle comportemental, cycle par cycle sur l'horloge de la carte. Il ne fait ni synthèse, ni placement, ni routage : pas de timing, pas de nombre de LUT.

Broche	Reliée à	Rôle
`CLK100MHZ`	Oscillateur 100 MHz IC9 → broche W5	Chaque front montant met à jour les registres
`LD0`	Broche U16 du FPGA (led[0])	Change d'état tous les HALF cycles
`LD12`	Broche P3 du FPGA (led[12])	Bit de poids faible du nombre de clignotements

Câblage

Les capteurs et actionneurs que pilote cette carte, avec les vrais branchements.

Les 5 composants sur la page Digilent Basys 3

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