Cargando la figura…
Detenido · Tu código aún no se está ejecutando. Hasta que pulses Ejecutar, la placa ejecuta el programa que ya tiene.
Aún no se ha imprimido nada. Pulsa Ejecutar.
Sin comprobar
Ejecuta tu código para comprobarlo. Las comprobaciones repiten un guion fijo sobre un reloj virtual, así que el mismo código siempre obtiene el mismo resultado.
Cada avería ocurre de verdad en la simulación. Provoca una, mira la figura y luego lee por qué.
Cambia un valor aquí o haz clic en una etiqueta del código.
Una FPGA no tiene delay(). Para hacer parpadear LD0 cuentas ciclos de reloj: 100 millones hacen un segundo.
iynk ejecuta tu Verilog como un modelo de comportamiento, ciclo a ciclo con el reloj de la placa. No sintetiza, no coloca ni enruta: no hay tiempos ni recuento de LUT.
| Pin | Se conecta a | Para qué sirve |
|---|---|---|
CLK100MHZ | Oscilador de 100 MHz IC9 → pin W5 | Cada flanco de subida actualiza los registros |
LD0 | Pin U16 de la FPGA (led[0]) | Cambia de estado cada HALF ciclos |
LD12 | Pin P3 de la FPGA (led[12]) | Bit más bajo de la cuenta de parpadeos |
Sensores y actuadores que maneja esta placa, con sus conexiones reales.