Chargement de la figure…
Arrêté · Votre code ne tourne pas encore. Tant que vous n'appuyez pas sur Lancer, la carte exécute le programme qu'elle contient déjà.
Rien d'affiché pour l'instant. Appuyez sur Lancer.
Pas encore vérifié
Lancez votre code pour le vérifier. Les vérifications rejouent un scénario fixe sur une horloge virtuelle : le même code obtient toujours le même résultat.
Chaque panne se produit vraiment dans la simulation. Déclenchez-en une, regardez la figure, puis lisez pourquoi.
Jouez avec le monde extérieur : appuyez, faites glisser et tournez les pièces pendant que le code s'exécute.
Votre premier design FPGA est de la logique pure : quatre LED affichent le ET, le OU, le OU exclusif et le NON des deux interrupteurs de droite, et les douze autres LED recopient leurs interrupteurs.
iynk exécute votre Verilog comme un modèle comportemental, cycle par cycle sur l'horloge de la carte. Il ne fait ni synthèse, ni placement, ni routage : pas de timing, pas de nombre de LUT.
| Broche | Reliée à | Rôle |
|---|---|---|
SW0 | Broche V17 du FPGA (sw[0]) | Entrée A de chaque porte |
SW1 | Broche V16 du FPGA (sw[1]) | Entrée B |
LD0 | Broche U16 du FPGA (led[0]) | Affiche A ET B |
Les capteurs et actionneurs que pilote cette carte, avec les vrais branchements.