正在加载图示…
已停止 · 你的代码还没有运行。在你按“运行”之前，开发板运行的是板上已有的程序。
还没有输出。按“运行”。
尚未检查
运行代码来检查它。检查会在虚拟时钟上重放一段固定的脚本，所以同样的代码总是得到同样的结果。
每一种故障都会在模拟中真实发生。触发一个，观察图示，再读一读原因。
在这里修改数值，或者点击代码里可以点的数值。
FPGA 没有 delay()。要让 LD0 闪烁，你得数时钟周期：数到 1 亿个就是一秒。
iynk 把你的 Verilog 当作行为模型来运行，按开发板时钟一个周期一个周期地执行。它不做综合、布局或布线：没有时序，也没有 LUT 数量。
| 引脚 | 连接到 | 作用 |
|---|---|---|
CLK100MHZ | 100 MHz 振荡器 IC9 → W5 引脚 | 每个上升沿更新寄存器 |
LD0 | FPGA 引脚 U16（led[0]） | 每 HALF 个周期翻转一次状态 |
LD12 | FPGA 引脚 P3（led[12]） | 闪烁计数的最低位 |
这块开发板能驱动的传感器和执行器，以及真实的接法。