Lección 2 de 5

Parpadeo con el reloj de 50 MHz

Cargando la figura…

// Parpadeo: cuenta ciclos de reloj y cambia LEDR0 cada semiperiodo. module top #( parameter CLK_HZ = 50_000_000, // el reloj de la placa: ciclos por segundo parameter BLINK_HZ = 2 ) ( input MAX10_CLK1_50, output reg [9:0] LEDR ); // Ciclos de reloj en medio parpadeo. localparam HALF = CLK_HZ / (2 * BLINK_HZ); reg [31:0] count = 0; initial LEDR = 10'b0; always @(posedge MAX10_CLK1_50) begin if (count == HALF - 1) begin count <= 0; LEDR[0] <= ~LEDR[0]; // cambia LEDR0 if (LEDR[0]) LEDR[9:6] <= LEDR[9:6] + 1; // LEDR0 está a punto de apagarse: un parpadeo más end else begin count <= count + 1; end end endmodule

Detenido · Tu código aún no se está ejecutando. Hasta que pulses Ejecutar, la placa ejecuta el programa que ya tiene.

Aún no se ha imprimido nada. Pulsa Ejecutar.

No hay delay(): LEDR0 parpadea porque el diseño cuenta 50 millones de ciclos de reloj por segundo, y LEDR9-LEDR6 cuentan los parpadeos.

Lógica secuencial con always @(posedge clk)
El tiempo sale de contar, no de esperar
Elige la velocidad del parpadeo con un selector

iynk ejecuta tu Verilog como un modelo de comportamiento, ciclo a ciclo con el reloj de la placa. No sintetiza, no coloca ni enruta: no hay tiempos ni recuento de LUT.

Pin	Se conecta a	Para qué sirve
`MAX10_CLK1_50`	CDCE937 (U3) → PIN_P11	Cada flanco de subida actualiza los registros
`LEDR0`	Pin A8 de la FPGA (LEDR[0])	Cambia de estado cada HALF ciclos
`LEDR6`	Pin E14 de la FPGA (LEDR[6])	El bit más bajo de la cuenta de parpadeos

Conéctalo

Sensores y actuadores que maneja esta placa, con sus conexiones reales.

Las 7 piezas en la página de Terasic DE10-Lite

Parpadeo con el reloj de 50 MHz

Pruébalo tú

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